Je ferai l'UV de votre rtl spécifique

Ingénieur vérification RTL | SystemVerilog · UVM · Verilog · RISC-V · FPGA

Vous cherchez un ingénieur compétent en Verilog, SystemVerilog ou UVM pour vérifier votre conception RTL ? Je propose des services structurés et fiables de vérification RTL et de conception numérique pour des projets FPGA et ASIC.

Je suis spécialisé dans le développement de testbenchs SystemVerilog/UVM, la rédaction de scénarios de test, le débogage des échecs de simulation et la vérification de la fonctionnalité du DUT selon les spécifications.

CE QUE JE PROPOSE :

Développement de testbench UVM : agent, séquenceur, driver, monitor, scoreboard et environnement

Cas de test dirigés et à contrainte aléatoire

Couverture fonctionnelle et analyse de couverture

Assertions SystemVerilog et vérification de protocole

Codage RTL, débogage et développement de testbench

Vérification du processeur RISC-V

Vérification de protocole : AXI/AXI4-Lite, APB, AHB, UART, SPI et I2C

Simulation et débogage de waveform avec QuestaSim

Analyse de bugs, cas de test reproductibles et rapports de vérification

Je privilégie des environnements de vérification propres, réutilisables et évolutifs avec un débogage pratique et une vérification basée sur la couverture.

CONTACTEZ-MOI AVANT DE PASSER COMMANDE

Rendons votre RTL fiable et prêt à la vérification.