Je vais concevoir un système numérique et effectuer la vérification rtl en systemverilog

Vous cherchez un ingénieur fiable pour concevoir, vérifier ou déboguer vos systèmes numériques ? Vous avez trouvé la bonne personne.

Je suis diplômé en informatique, avec une expérience pratique en conception RTL, vérification fonctionnelle et vérification formelle utilisant des outils standards de l'industrie.

Ce que je propose :

Vérification fonctionnelle

• Développement de bancs de test avec SystemVerilog
• Vérification basée sur interface, bloc d'horloge et fork-join
• Vérification pilotée par la couverture : blocs, expressions, bascules et covergroups
• Simulation avec Cadence Xcelium et Questa

Conception RTL / FPGA

• Conception HDL et implémentation sur Basys 3, Spartan 3A
• DSP et traitement du signal sur FPGA (traitement audio, XADC, PWM)
• Intégration de protocoles de communication I2C, SPI et autres

Pourquoi travailler avec moi ?

• Expertise de niveau master en méthodologie de vérification
• Expérience concrète dans la détection de bugs de conception dans des modules conformes aux protocoles
• Communication claire et livraison dans les délais
• Une expérience en support technique me permet de comprendre précisément les besoins du client

Contactez-moi avant de passer commande pour que je puisse confirmer que je suis la bonne personne pour votre projet.