Je ferai une simulation uvm en utilisant systemverilog pour la conception de modules hdl ou soc complexes

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Ahmed Egnr

Pakistan

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Expert en systèmes embarqués

Professionnel en conception de matériel embarqué / firmware avec une expérience en développement ciblant les FPGA et les microcontrôleurs. Chef de projet en conception, avec un accent sur la mise en œ...
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À propos de ce service

Cadre de simulation UVM utilisant Verilog pour la vérification fonctionnelle et RTL de votre conception RTL. Le DUT peut être réalisé dans n'importe quel langage HDL (VHDL, Verilog ou SV).

do uvm simulation using systemverilog for complex hdl module or soc design
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do uvm simulation using systemverilog for complex hdl module or soc design

Plateforme:

FPGA

Capteurs:

Température

•

Accéléromètre

•

Ultrasonique

•

Microphone

+6

Expertise:

Développement de micrologiciel

•

RTOS

•

Débogage

+6

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