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Je concevrai des systèmes fpga et soc pour le traitement d'images, vidéo et dsp
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Je parle Ourdou, Anglais, Français, Italien, Allemand, Arabe, Néerlandais, Espagnol
Ingénieur FPGA, SoC, ASIC et RTL Verilog SystemVerilog Expert Vivado AI et ML
Je suis diplômé en ingénierie électronique spécialisé en conception FPGA, du concept RTL au bitstream final. Je conçois en Verilog et SystemVerilog, réalise la vérification fonctionnelle et implémente...
À propos de ce service
Ingénieur en conception électronique avec expertise en conception FPGA, RTL Verilog/SystemVerilog, vérification et implémentation avec Vivado, Vitis et SDK.
Je fournis des solutions FPGA propres et bien documentées pour la conception numérique, l'intégration SoC
et le déploiement AI/ML sur des appareils en edge.
Du concept au bitstream, je gère tout le cycle de conception avec précision
et livraison à temps.
Multilingue (anglais, ourdou, arabe, français, allemand) prêt à travailler avec
des clients dans le monde entier.
Construisons quelque chose de puissant. Contactez-moi dès aujourd'hui.
FAQ
Traduction automatique
Quelles cartes FPGA et plateformes supportez-vous ?
Je supporte Xilinx/AMD (Artix-7, Zynq, Spartan-6/7), Intel/Altera (Cyclone IV/V, Arria, Stratix), et Lattice (ECP5, iCE40). Si vous avez une autre carte, contactez-moi d'abord pour confirmer la compatibilité.
Fournissez-vous des résultats de simulation et des formes d'onde ?
Oui. Tous les packages Standard et Premium incluent des captures d'écran de formes d'onde de simulation et un court rapport de vérification pour prouver que la conception fonctionne parfaitement avant livraison.
Pouvez-vous travailler à partir d'un diagramme bloc, d'une spécification ou d'une idée approximative ?
Absolument. Vous pouvez partager un diagramme bloc, une spécification écrite, une référence de fiche technique ou même une description sommaire de ce dont vous avez besoin. Je le traduirai en code RTL propre et fonctionnel.
Quels fichiers vais-je recevoir une fois le projet terminé ?
Vous recevrez tous les fichiers sources (.v ou .sv), fichiers de contraintes (.xdc), banc d'essai de simulation, captures d'écran de formes d'onde, rapports de synthèse et d'implémentation, ainsi qu'un readme expliquant la conception.
