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Je concevrai et déboguerai des modules verilog rtl
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Je parle Kannada, Anglais, Hindi
Vérification SoC, RTL Verilog, Conception Numérique, Tutor VLSI
Bonjour, je suis Ankith D R, diplômé en électronique et communication avec 8 mois d’expérience en tant que stagiaire en vérification de SoC chez SION Semiconductors. J’ai une expérience pratique en Ve...
À propos de ce service
Vous cherchez un concepteur fiable en Verilog RTL ou avez besoin d’aide en électronique numérique ?
Je suis ingénieur en électronique et communication avec 8 mois d’expérience en tant que stagiaire en vérification de SoC. J’ai une expérience pratique en Verilog/SystemVerilog, conception RTL, développement de testbench et analyse d’onde.
Je peux vous aider avec :
- Conception et débogage RTL en Verilog/SystemVerilog
- Création de testbench et vérification fonctionnelle
- Analyse d’onde et support de simulation
- Projets de conception et vérification VLSI
- Devoirs et résolution de problèmes en électronique numérique
Pourquoi me choisir ?
- Expérience en vérification de SoC au niveau industriel
- Code propre, efficace et bien documenté
- Livraison rapide avec communication claire
Outils :
- QuestaSim (Siemens EDA)
- Cadence Virtuoso
Note : Veuillez m’envoyer un message avant de passer commande pour discuter de vos besoins.
FAQ
Traduction automatique
De quelles informations avez-vous besoin pour commencer les travaux ?
Veuillez fournir les exigences du projet, les spécifications (entrées/sorties), la fonctionnalité attendue et tout fichier de référence si disponible. Des exigences claires m’aident à fournir des résultats précis.
Fournissez-vous des bancs de test et des résultats de simulation ?
Oui, je fournis un testbench complet avec résultats de simulation et analyse d’onde (si nécessaire).
Quels outils utilisez-vous pour la simulation et la conception ?
J’utilise des outils standards de l’industrie comme QuestaSim (Siemens EDA) et Cadence Virtuoso pour la conception et la simulation.
Pouvez-vous aider à déboguer le code Verilog existant ?
Oui, je peux déboguer et corriger les erreurs dans votre code Verilog/SystemVerilog existant et améliorer la fonctionnalité.
Aidez-vous pour des projets et devoirs académiques ?
Oui, j’aide les étudiants avec des projets VLSI, des devoirs en électronique numérique et des explications de concepts.
Que faire si j'ai besoin de modifications après la livraison ?
Je propose des révisions selon le package choisi. Les petites modifications sont incluses, mais les modifications majeures peuvent nécessiter une offre personnalisée.
Pouvez-vous gérer des tâches urgentes?
Oui, je peux gérer des demandes urgentes selon ma disponibilité. Veuillez m’envoyer un message avant de passer commande.
Supportez-vous aussi SystemVerilog et UVM de base ?
Oui, j’ai de l’expérience en SystemVerilog et en concepts de base UVM pour le développement de testbench.
