Je déploierai votre modèle Simulink sur FPGA Zynq en utilisant HDL Coder et SoC Blockset

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Asad K

Pakistan

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2 commandes terminées

Ingénieur FPGA Verilog VHDL RTL Vivado Quartus SoC

Ingénieur en FPGA et électronique avec plus de 4 ans d'expérience en Verilog, VHDL et conception RTL sur Xilinx Vivado et Intel Quartus. Je me spécialise dans la co-conception hardware-logiciel Zynq S...

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À propos de ce service

Vous avez un modèle Simulink mais vous n’arrivez pas à le faire fonctionner sur du matériel FPGA ? C’est précisément ce que je résous.

Je me spécialise dans le déploiement MATLAB/Simulink sur Xilinx Zynq SoC en utilisant HDL Coder, Embedded Coder, SoC Blockset et SoC Builder, une compétence rare que la plupart des ingénieurs FPGA ne possèdent pas.

Ce que je fais :

Génération de IP core HDL Coder à partir de sous-systèmes Simulink.
Partitionnement matériel-logiciel PS PL avec SoC Blockset
Mapping d’interface AXI4-Lite / AXI4-Stream, conversion en fixed-point et quantification, Embedded Coder C/C++ pour Zynq ARM Cortex-A9
Déploiement ELF sur Linux embarqué.
Conception d’interface hôte LabVIEW / MATLAB / UDP

Chaque livraison comprend :

Modèle Simulink avec HDL Coder correctement configuré
Fichiers source Verilog/VHDL prêts pour la synthèse
Projet Vivado avec bitstream généré
ELF pour processeur ARM si du code côté PS est nécessaire
Notes de déploiement pour que vous puissiez reconstruire de manière indépendante

Pourquoi me choisir :

La plupart des ingénieurs FPGA écrivent uniquement du HDL. Moi, je travaille directement dans votre environnement Simulink, sans rework ni couche de traduction. Expérience pratique avec Zynq et Zynq Ultrascale, communication AXI PS-PL, Linux embarqué multi-threadé, et interfaces UDP LabVIEW.

Contactez-moi avant de commander, je confirmerai la faisabilité en premier.

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