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Je vais écrire, déboguer et simuler du verilog systemverilog rtl en utilisant questasim et vivado
Bonjour ! Je suis passionné par la conception de matériel numérique, le développement FPGA et les systèmes embarqués. Je poursuis actuellement un diplôme en génie électrique tout en développant contin...
À propos de ce service
Vous cherchez une conception, un débogage ou une simulation RTL fiable en Verilog/SystemVerilog ?
Je propose un développement RTL basé sur la simulation en utilisant QuestaSim, Vivado et WaveDrom. Je peux vous aider avec la logique combinatoire et séquentielle, les FSM, multiplexeurs, encodeurs, décodeurs, registres, compteurs, comparateurs, additionneurs, ALUs de base, développement de bancs de test, débogage RTL, analyse de formes d’onde, configuration de projet Vivado, élaboration RTL, synthèse, schémas RTL, rapports d’utilisation des ressources et intégration de contraintes XDC de base (lorsqu’elles sont fournies).
Vous recevrez :
Code source RTL propre et commenté
Banc de test complet
Formes d’onde de simulation
Fichiers de projet Vivado & synthèse (Standard/Premium)
Diagrammes de timing WaveDrom (lorsqu’inclus)
Documentation PDF
Fichiers de projet organisés
Veuillez me contacter avant de commander avec vos exigences pour que je puisse confirmer qu’elles correspondent à mon domaine d’intervention.
Remarque : Ce service se concentre uniquement sur la conception, la simulation et la synthèse RTL. La programmation physique FPGA, les tests sur carte, la mise en œuvre avancée et la clôture du timing ne sont pas inclus.
Mon portfolio
FAQ
Traduction automatique
Quelles langues HDL supportez-vous ?
Je propose la conception et le débogage RTL en Verilog et SystemVerilog.
Quel logiciel utilisez-vous ?
J’utilise QuestaSim pour la simulation, Vivado pour la configuration de projet, l’élaboration RTL et la synthèse, et WaveDrom pour des diagrammes de timing professionnels.
Testez-vous les conceptions sur une carte FPGA physique ?
Non. Mes services se concentrent sur la conception RTL, la simulation, la vérification et la synthèse Vivado. La programmation FPGA physique et les tests matériels ne sont pas inclus.
Pouvez-vous déboguer mon code Verilog ou SystemVerilog existant ?
Oui. Je peux examiner votre RTL, identifier les problèmes de simulation ou de logique, et aider à améliorer ou déboguer votre conception si cela entre dans mon domaine d’intervention.
Vais-je recevoir le code source complet ?
Oui. Tous les livrables incluent le code source complet ainsi que le banc de test associé et tous les fichiers inclus dans votre package choisi.
Dois-je vous contacter avant de passer une commande ?
Oui. Veuillez m’envoyer vos exigences de projet avant de commander afin que je puisse les examiner et confirmer que je peux réaliser le projet.
