Je concevrai un processeur risc v ou mips en verilog avec banc d'essai

Vous bloquez sur un devoir ou un projet de conception de processeur RISC-V ou MIPS ?

Je conçois, implémente et simule des processeurs RISC-V/MIPS à cycle unique et pipelinés en Verilog, conçus pour vous aider à comprendre l’architecture, respecter votre délai et réussir votre examen ou soutenance en toute confiance.

Ce que vous obtenez :

• Code Verilog propre et commenté
• Testbench + formes d’onde de simulation (ModelSim/QuestaSim/Icarus Verilog + GTKWave)
• Support pour les sous-ensembles d’instructions core RV32I / MIPS (sous-ensembles personnalisés sur demande)
• Explication écrite ou rapport optionnel sur le chemin de données et la logique de contrôle

Pourquoi travailler avec moi :

• Solide expérience en architecture informatique et conception numérique
• Simulations claires et fonctionnelles, pas seulement du code qui « devrait » fonctionner
• Communication rapide et réactive

Avant de commander : envoyez-moi un message avec vos exigences ISA (quelles instructions, cycle unique ou pipeliné, gestion des hazards nécessaire ?) afin que je puisse vous recommander le bon package.