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Je concevrai et vérifierai des systèmes logiques numériques en utilisant verilog, system verilog, uvm

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Medhavi

Inde

Je parle Anglais, Hindi

Passionné par la vérification fonctionnelle, ASIC et circuits numériques !

Bonjour ! Je suis Medhavi. Je suis titulaire d’un master en VLSI et ingénierie des systèmes embarqués, avec une expérience professionnelle de 3 ans dans une multinationale. Expertise : VIPs | couvert...
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À propos de ce service

Brève présentation : Je suis un professionnel de la vérification fonctionnelle avec 6 mois de formation approfondie et rigoureuse dans la conception d'environnements de vérification complexes utilisant System Verilog et les frameworks UVM.

Compétent dans l'élaboration de plans de test, BFMs/UVCs pour des protocoles standard de l'industrie. Parmi mes principales réalisations, on compte la mise en œuvre de la couverture fonctionnelle et la rédaction de tests complexes pour la clôture de la couverture à l'aide de régressions et d'analyses de couverture, ainsi que le débogage RTL.


Offres principales :

  • Concevoir, développer et vérifier des systèmes numériques en utilisant Verilog | VHDL | System Verilog | UVM, langage descriptif matériel.
  • Écrire un code efficace et synthétisable pour les implémentations FPGA et ASIC.
  • Réaliser des projets et devoirs universitaires avec code source opérationnel et résultats de simulation de tests.
  • Analyser et déboguer les résultats de simulation pour identifier et corriger les problèmes de conception.
  • Collaborer avec des équipes pluridisciplinaires pour intégrer les modules conçus dans des systèmes plus grands.
  • Développer et maintenir la documentation technique pour les modules conçus.


Normes/protocoles : AXI | AHB | APB | UART | SPI | I2C | CAN | PCIe | USB | Ethernet


Langages matériels : Verilog | VHDL | System Verilog | UVM


Langages logiciels : C | C++ | Python


Simulateurs : VCS | Questa | ModelSim

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