Je réaliserai des projets de conception RTL, vérification et FPGA avec System Verilog

Bonjour ! Je suis Waseem, un ingénieur en conception numérique et vérification spécialisé en SystemVerilog, conception RTL, UVM et développement FPGA.

Ce que je propose

• Conception RTL en SystemVerilog
• Testbenchs UVM & vérification fonctionnelle
• Développement FPGA (Xilinx / Intel)
• Conception de logique combinatoire et séquentielle
• Machines à états finis (FSM)
• Compteurs, registres à décalage, additionneurs, multiplexeurs
• Cartes de Karnaugh & optimisation booléenne
• Convertisseurs de code & systèmes numériques
• Développement de testbenchs (SV, QuestaSim, ModelSim)
• RTL synthétisable et propre au timing
• Schémas blocs & documentation

Outils & logiciels

• ModelSim / QuestaSim
• Xilinx Vivado / Quartus
• Verilator
• Altium, KiCad
• Logisim, Proteus, LTSpice

Pourquoi me choisir ?

• Code SystemVerilog propre, efficace et conforme aux standards de l’industrie
• Vérification de haute qualité avec couverture
• Livraison rapide et communication claire
• Satisfaction client à 100%
• Ingénieur professionnel avec expérience pratique

Avant de commander

Veuillez m’envoyer un message d’abord pour discuter de vos besoins. Je confirmerai la faisabilité et proposerai la meilleure solution.