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Je concevrai des modules FPGA RTL Verilog et SystemVerilog
Bonjour, je suis Fahad Ahmad, ingénieur électricien spécialisé en programmation Verilog, conversion MATLAB/Python vers Verilog et implémentation FPGA. Je propose des solutions de conception numérique ...
À propos de ce service
Vous avez besoin d’un RTL Verilog/SystemVerilog propre, synthétisable et qui fonctionne réellement en hardware, pas seulement en simulation ?
Je suis ingénieur en électronique spécialisé dans la conception de circuits numériques, en formation sur les flux avancés de conception ASIC/RTL. J’ai conçu et validé un SoC RISC-V complet (cœur RV32I pipeliné à 5 étapes avec prédiction de branchement) sur FPGA Xilinx Artix-7, atteignant une clôture de timing complète sans violations de setup/hold sur environ 76 000 points de sortie.
CE QUE JE CONçois :
FSM, compteurs, multiplexeurs, ALUs
Interfaces UART, SPI, I2C
FIFOs, contrôleurs de mémoire, arbitres
Chemins de données pipelinés et unités de contrôle
Conceptions sûres pour CDC
Logique personnalisée selon votre spécification
CE QUE VOUS RECEVEZ :
RTL propre, commenté, synthétisable
Formes d’onde de simulation prouvant la correction
Fichiers prêts pour Vivado, ISE, ModelSim, Quartus
Explication claire de la conception
OUTILS : Xilinx Vivado, Xilinx ISE, ModelSim, Intel Quartus Prime
D’un module unique à un chemin de données complet ou un contrôleur, je le concevrai de manière correcte, synthétisable et lisible.
Envoyez votre spécification avant de commander pour que je puisse confirmer la portée et le délai.
Plateforme:
FPGA
FAQ
Traduction automatique
Fournissez-vous un banc de test avec le package Basic ?
Le package Basic inclut des captures d’écran de formes d’onde de simulation pour prouver la fonctionnalité, mais un fichier de banc de test formel est inclus à partir du package Standard. Faites-moi savoir si vous souhaitez ajouter un banc de test au package Basic en tant qu’offre personnalisée.
Quels outils utilisez-vous?
Xilinx Vivado, Xilinx ISE, ModelSim et Intel Quartus Prime. Je fournirai des fichiers compatibles avec l’outil que vous utilisez, il suffit de me le préciser à l’avance.
Pouvez-vous cibler une carte FPGA spécifique (Artix-7, Nexys A7, etc.) ?
Oui. J’ai travaillé directement avec les cartes Xilinx Artix-7 et Nexys A7. Si vous avez besoin de contraintes spécifiques à la carte (fichiers XDC/UCF) ou de la génération de bitstream, ajoutez l’option synthèse Vivado ou contactez-moi d’abord.
Je n’ai qu’une idée approximative, pas une spécification complète, pouvez-vous quand même aider ?
Oui, contactez-moi avant de commander. Je vous aiderai à transformer votre idée en une spécification claire du module afin que nous soyons alignés sur la portée avant le début du travail.
Réalisez-vous aussi la vérification SystemVerilog (UVM, aléatoire contraint) ?
Oui, c’est une prestation séparée sur mon profil, axée spécifiquement sur la vérification/UVM — consultez ma liste de gigs. Ce gig concerne la conception RTL ; la vérification concerne les bancs de test et la vérification basée sur la couverture.
Et si ma conception ne respecte pas le timing après synthèse ?
Si vous commandez le package Premium ou l’option synthèse, je ferai des itérations sur la conception pour aider à résoudre les violations de timing dans le cadre de la révision.
