Je concevrai, déboguerai et optimiserai des systèmes numériques riscv en utilisant systemverilog et c

Je suis un ingénieur en conception numérique avec plus de 2 ans d'expérience dans les systèmes numériques et l'architecture informatique dans l'industrie des semi-conducteurs.

Je propose des services de développement, vérification et débogage RTL RISCV en utilisant SystemVerilog et Verilog, conformes aux flux de développement et de vérification matériels standards de l'industrie. Mon travail met l'accent sur un RTL propre et synthétisable, la précision fonctionnelle et une implémentation basée sur la vérification.

J'ai une expérience pratique sur processeurs à cycle unique et pipelinés, y compris des architectures RISC 16 bits et 32 bits, ainsi que des interfaces UART et AMBA AXI, en utilisant des flux de travail basés sur Vivado.

Ce que je peux faire

Développement RTL

• Implémentation RTL en SystemVerilog / Verilog
• Style de codage modulaire et synthétisable
• Implémentation de la logique de datapath et de contrôle
• Travail sur la microarchitecture du processeur

Vérification & débogage

• Planification des tests de vérification
• Mise en œuvre de bancs d'essai dirigés
• Débogage RTL et analyse des formes d'onde
• Validation fonctionnelle et isolation des problèmes

Protocoles & interfaces

• Implémentation et validation UART
• Gestion du protocole AMBA AXI

N'hésitez pas à me contacter pour discuter avant de passer commande.