Je vais vous aider avec votre projet FPGA Verilog, ModelSim et Quartus

Vous avez du mal avec un devoir Verilog, un projet FPGA ou un laboratoire de logique numérique ? Je vous aiderai à concevoir, coder, simuler et déboguer votre projet.

Ce que je propose :

Rédaction de code Verilog pour la logique combinatoire et séquentielle, FSM, compteurs, minuteries, détecteurs de séquences

Création de bancs de test et simulation dans ModelSim

Configuration de projet Quartus, synthèse et assignation des broches

Débogage des écarts de simulation et des problèmes au niveau matériel

Explications claires si vous apprenez, pas seulement du code sans compréhension

Je suis étudiant en technologie de l'ingénierie informatique avec une expérience pratique dans la construction et le débogage de projets FPGA/CPLD, y compris machines à états finis, diviseurs d'horloge, pilotes d'afficheurs 7 segments et détecteurs de séquences. J'ai résolu des problèmes matériels réels (composants défectueux, broches flottantes, bugs de synchronisation) qui dépassent les exemples de cours, donc je comprends à la fois le code et le comportement matériel derrière.

Que ce soit pour un devoir, un exercice de laboratoire ou un petit projet personnel, je m'assurerai qu'il fonctionne correctement et que vous comprenez comment il fonctionne.

Envoyez-moi vos exigences ou détails de devoir, et je commencerai.