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Je vais concevoir des designs FPGA HLS en utilisant C, CPP et Vitis HLS
Développeur FPGA et IA avec 8 ans d'expérience en Verilog, VHDL, HLS
Je suis ingénieur FPGA & matériel numérique avec plus de 8 ans d’expérience pratique en conception RTL, débogage, vérification, optimisation et accélération hardware.
Je travaille avec Verilog, VHDL,...
Niveau 1
Répond à certains critères de performance et présente un fort potentiel sur la place de marché.
À propos de ce service
Vous souhaitez accélérer votre algorithme en C/C++ sur un FPGA ?
Je vais développer et optimiser des designs FPGA HLS en utilisant C/C++ et Vitis HLS, en transformant votre algorithme en matériel efficace et synthétisable.
Je peux vous aider avec :
- Développement C/C++ vers FPGA HLS
- Création de projets Vitis HLS
- Développement d’IP HLS
- Simulation C et co-simulation C/RTL
- Interfaces AXI et intégration hardware
- Pipeline et dépliage de boucles
- Optimisation du flux de données
- Optimisation de la latence et des ressources
- Algorithmes DSP et traitement du signal
- Accélérateurs d’image/données
- Débogage HLS et problèmes de synthèse
- Accélération Zynq/ZynqMP FPGA
Mon objectif n’est pas simplement de faire synthétiser votre code HLS. Je me concentre sur la création de matériel fiable et efficace avec un équilibre pratique entre performance, latence et ressources FPGA.
Outils : Vitis HLS, Vivado, C/C++, Verilog/VHDL et workflows de développement FPGA.
Vous avez un algorithme ou un code C/C++ existant que vous souhaitez accélérer ? Envoyez-moi les détails avant de commander pour que je puisse vous recommander le bon package.
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FAQ
Traduction automatique
Q1. Qu’est-ce que HLS ?
La synthèse de haut niveau (HLS) convertit des algorithmes écrits en langages comme C/C++ en matériel synthétisable adapté à l’implémentation sur FPGA.
Q2. Travaillez-vous avec Vitis HLS ?
Oui. Je peux développer, simuler, synthétiser et optimiser des designs HLS en utilisant Vitis HLS.
Q3. Pouvez-vous convertir mon code C/C++ existant en matériel FPGA ?
Oui. Je peux analyser votre algorithme C/C++ existant et l’adapter pour HLS en tenant compte de la synthétisabilité, de la latence, du débit et de l’utilisation des ressources FPGA.
Q4. Pouvez-vous optimiser un design HLS existant ?
Oui. Je peux travailler sur le pipeline, le dépliage de boucle, le flux de données, l’accès mémoire et l’optimisation des interfaces pour améliorer la performance et/ou l’utilisation des ressources.
Q5. Pouvez-vous créer des interfaces AXI ?
Oui. Je peux développer des IP HLS utilisant des interfaces basées sur AXI adaptées à votre architecture et à vos besoins.
Q6. Pouvez-vous intégrer l’IP HLS dans Vivado ?
Oui. L’intégration dans un projet FPGA Vivado peut être incluse selon le package et la complexité du projet.
Q7. Supportez-vous Zynq et ZynqMP ?
Oui. Je peux travailler avec des workflows d’accélération FPGA basés sur Zynq/ZynqMP, y compris l’IP HLS et l’intégration hardware.
Q8. Pouvez-vous travailler avec des algorithmes DSP ou de traitement d’image ?
Oui. HLS est particulièrement utile pour de nombreuses applications DSP, traitement du signal, traitement d’image et traitement de données.
Q9. Fournirez-vous le code source ?
Oui. Les livrables convenus peuvent inclure la source C/C++ HLS, le projet Vitis HLS et les fichiers IP/RTL générés selon le cas.
Q10. Dois-je vous contacter avant de commander ?
Pour tout ce qui dépasse un petit module HLS autonome, oui. Envoyez votre algorithme, FPGA cible, code existant et exigences de performance pour que je puisse recommander le package approprié.
