Parcourir les catégories
Explorer
Fiverr Pro
Français
$
USD
Je concevrai du verilog ou vhdl rtl avec testbench et simulation
Développeur FPGA et IA avec 8 ans d'expérience en Verilog, VHDL, HLS
Je suis ingénieur FPGA & matériel numérique avec plus de 8 ans d’expérience pratique en conception RTL, débogage, vérification, optimisation et accélération hardware.
Je travaille avec Verilog, VHDL,...
Niveau 1
Répond à certains critères de performance et présente un fort potentiel sur la place de marché.
À propos de ce service
Vous avez besoin de vérifier votre RTL Verilog ou VHDL avant de le mettre sur le matériel ?
Je concevrai un banc de test propre et structuré et simulerai votre RTL pour vérifier la fonctionnalité, détecter les bugs et vous donner confiance avant la synthèse ou le déploiement sur FPGA.
Je peux vous aider avec :
- Vérification RTL Verilog / VHDL
- Développement de bancs de test
- Simulation fonctionnelle
- Vérification de FSM, FIFO, compteur et chemin de données
- Test d’interface et de protocole
- Comportement de l’horloge et du reset
- Analyse de forme d’onde
- Test de cas limites
- Débogage de simulation
- Scénarios de test de type régression
Outils : Vivado Simulator, ModelSim, Questa et autres simulateurs HDL compatibles.
Vous recevrez les fichiers de test ou de source demandés, les résultats de simulation et un retour clair sur les problèmes détectés lors de la vérification.
Vous avez un design RTL existant qui ne fonctionne pas correctement ? Je peux également analyser la simulation et aider à identifier la cause principale.
Pour les designs complexes, projets multi-modules ou exigences spécifiques de vérification, veuillez me contacter avant de commander afin que je puisse examiner le périmètre et vous proposer une offre personnalisée.
Mon portfolio
Autres services de Ingénierie électronique I Offre
FAQ
Traduction automatique
Quels langages HDL supportez-vous ?
Je prends en charge Verilog et VHDL RTL. Je peux également travailler avec la vérification basée sur SystemVerilog lorsque le projet l'exige.
Q : Pouvez-vous créer un banc de test pour mon RTL existant ?
R : Oui. Envoyez-moi votre RTL et vos exigences, et je peux créer un banc de test structuré avec des stimuli appropriés et des vérifications de simulation.
Q : Pouvez-vous vérifier les FSM, FIFO, compteurs et chemins de données ?
R : Oui. Je peux vérifier les structures RTL courantes, y compris les FSM, FIFO, compteurs, temporisateurs, chemins de données, registres, interfaces mémoire et logique personnalisée.
Q : Quels outils de simulation utilisez-vous ?
R : Je peux travailler avec des environnements de simulation HDL compatibles, tels que Vivado Simulator, ModelSim et Questa, en fonction des exigences de votre projet.
Q : Pouvez-vous analyser la forme d'onde de ma simulation existante ?
R : Oui. Vous pouvez fournir votre forme d'onde, le résultat de la simulation, le RTL et le banc de test, et je peux analyser le comportement pour aider à identifier les problèmes fonctionnels.
Q : Fournissez-vous le code source du banc de test ?
R : Oui. Le package applicable peut inclure les fichiers du banc de test/source ainsi que les résultats de simulation et les conclusions de vérification.
Q : Pouvez-vous tester les cas limites ?
R : Oui. Les packages Standard et Premium peuvent inclure des scénarios de test supplémentaires et des tests de cas limites adaptés à la fonctionnalité RTL.
Q : Pouvez-vous vérifier une conception FPGA multi-module ?
R : Oui, mais les conceptions plus complexes nécessitent une évaluation de la portée, car l'effort de vérification dépend fortement du nombre de modules, des interfaces, de la complexité et de la couverture requise. Veuillez me contacter d'abord pour une offre personnalisée.
Q : Pouvez-vous corriger les bugs trouvés lors de la vérification ?
R : Oui. Je peux identifier et corriger les problèmes RTL lors du débogage dans le cadre du périmètre convenu du projet. Les tâches de débogage plus importantes peuvent être gérées via mon service dédié de FPGA Debugging ou une offre personnalisée.
Q : Pouvez-vous vérifier le RTL avant l'implémentation FPGA ?
R : Absolument. La simulation et la vérification RTL peuvent aider à identifier les problèmes fonctionnels avant la synthèse, l'implémentation et les tests matériels.
