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Je réaliserai la vérification rtl et le développement de testbench uvm pour fpga et asic
🔧 Je suis Haseeb, ingénieur en conception hardware spécialisé en RTL, VHDL, SystemVerilog, développement FPGA et architecture RISC-V. Je travaille avec les FPGA de Xilinx, Intel et Lattice en utilisa...
À propos de ce service
INGÉNIEUR EN VÉRIFICATION RTL | UVM · SystemVerilog · FPGA · ASIC
Votre RTL passe le lint mais échoue en silicon ? Les bugs détectés tard coûtent 10 fois plus cher. Je les repère au niveau du testbench avant le tapeout.
Je suis un ingénieur en vérification professionnel spécialisé dans la vérification fonctionnelle de designs FPGA et ASIC utilisant SystemVerilog et UVM. Je crée des environnements de vérification qui trouvent de vrais bugs, atteignent une couverture réelle et vous donnent confiance en la correction de votre RTL.
CE QUE JE FOURNIS
Développement de testbench UVM (agent, séquenceur, driver, monitor, scoreboard)
Planification de tests dirigés et à contraintes aléatoires
Vérificateurs de protocoles avec assertions SVA, spécifications de propriétés
Vérification basée sur la couverture (fonctionnelle + couverture de code)
Vérification de protocoles : UART, SPI, I2C, AXI4, APB, AHB
Intégration d’IP de vérification (VIP)
Simulation et débogage de formes d’onde (ModelSim, QuestaSim, VCS, Xcelium)
Rapports de bugs avec cas de test reproductibles
CONTACTEZ-MOI AVANT DE COMMANDER
Partagez votre RTL, votre spécification de protocole et vos objectifs de couverture, je confirmerai la portée et le calendrier.
Vérifions-le correctement dès la première fois.
Plateforme:
FPGA
FAQ
Traduction automatique
Rédigez-vous des environnements UVM complets ou seulement des testbenchs autonomes ?
Les deux. Le package de base inclut un testbench SystemVerilog dirigé. Les packages Standard et Premium proposent un environnement UVM complet en couches — agent UVM (séquenceur, driver, monitor), scoreboard, modèle de référence et séquences de test réutilisables. L’environnement est conçu pour être étendu par votre équipe après
Quels simulateurs supportez-vous ?
Je travaille avec ModelSim, QuestaSim, Synopsys VCS. Indiquez-moi simplement quel simulateur votre équipe utilise et je m’assurerai que le testbench compile et fonctionne proprement dans cet environnement — y compris les bonnes options de compilation et le flux de script.
Pouvez-vous vérifier des protocoles personnalisés ou propriétaires au-delà de UART/SPI/I2C/AXI ?
Oui. Je peux créer un agent UVM spécifique à un protocole pour toute interface personnalisée à partir d’un document de spécification ou d’une description de forme d’onde. Pour les protocoles standard (AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, AMBA), je peux déployer ou configurer des VIP existants ou créer un agent léger personnalisé selon votre budget.
J’ai une simulation qui échoue mais je ne sais pas où est le bug. Pouvez-vous le déboguer ?
Absolument. Partagez votre RTL, votre testbench, le journal du simulateur et tout dump de forme d’onde échouant (.vcd/.fsdb). Je rechercherai la cause du problème, déterminerai s’il s’agit d’un bug RTL, d’un problème de testbench ou d’un décalage de timing/interface, et fournirai un rapport clair avec une recommandation de correction ou un code corrigé.
