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Je concevrai des modules rtl, verilog, systemverilog pour fpga et asic digital desi
🔧 Je suis Haseeb, ingénieur en conception hardware spécialisé en RTL, VHDL, SystemVerilog, développement FPGA et architecture RISC-V. Je travaille avec les FPGA de Xilinx, Intel et Lattice en utilisa...
À propos de ce service
Vous avez besoin d’un rtl propre, synthétisable pour des projets FPGA ou ASIC ? Je propose des services professionnels de conception RTL utilisant Verilog, SystemVerilog et VHDL pour des systèmes numériques de qualité production.
Services inclus :
- Conception et codage RTL
- Conception numérique FPGA/ASIC
- Conception FSM
- Interfaces UART, SPI, I2C, AXI
- Simulation et développement de testbench
- Optimisation du timing
- Prototypage FPGA
- Débogage RTL et revue de code
- Verilog/SystemVerilog prêt pour la synthèse
Outils et plateformes :
Vivado, Quartus, ModelSim, QuestaSim, Verilator
Familles FPGA :
Xilinx Artix-7, Spartan, Zynq, Intel/Altera Cyclone
Tous les livrables incluent un RTL documenté, des formes d’onde de simulation, des fichiers source organisés et un code vérifié.
Je travaille avec des startups, étudiants, chercheurs et entreprises hardware ayant besoin de solutions RTL fiables pour FPGA/ASIC.
Veuillez m’envoyer un message avant de commander avec vos spécifications de projet, le dispositif FPGA, les interfaces et les exigences de timing.
Mots-clés : Conception RTL, Verilog, SystemVerilog, FPGA, ASIC, Conception numérique, Ingénieur FPGA
Plateforme:
FPGA
FAQ
Traduction automatique
Pouvez-vous aider avec des devoirs académiques ou universitaires ?
Oui, je peux aider pour des tâches académiques à des fins d'apprentissage.
Livrez-vous un code vérifié par simulation ou simplement le RTL ?
Tous les packages incluent au minimum un testbench dirigé et une confirmation par forme d’onde de simulation. Les packages standard et premium incluent des testbenchs auto-vérifiants avec sorties de réussite/échec, garantissant la correction avant même de toucher le hardware.
J’ai une conception partielle nécessitant du débogage ou de l’optimisation — pouvez-vous aider ?
Oui. Le débogage RTL, la résolution de problèmes de synthèse et l’optimisation du timing font partie de mon scope. Partagez votre code existant et vos logs de synthèse/simulation, et je diagnostiquerai et corrigerai les problèmes. Contactez-moi d’abord pour que je puisse examiner le scope.
Pouvez-vous implémenter des protocoles de communication personnalisés au-delà de UART/SPI/I2C ?
Oui — y compris AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, PCIe (logique contrôleur), couches Ethernet MAC, et protocoles propriétaires personnalisés. Décrivez la spécification du protocole et je l’implémenterai correctement.
Le RTL livré est-il prêt pour la synthèse dans un flux ASIC, pas seulement FPGA ?
Oui. J’écris un RTL indépendant de la technologie qui évite les primitives FPGA sauf demande explicite. Pour les cibles ASIC, je m’assure qu’il n’y a pas de latchs inférés, que les stratégies de reset sont correctes, et que la gestion CDC (crossing de domaine d’horloge) est propre — prêt pour des outils de synthèse en aval comme Synopsys DC ou Cadence Genus.
