Je vais écrire des testbenchs systemverilog, verilog et vérifier votre conception rtl

Vous avez une RTL qui nécessite une vérification approfondie, pas seulement une vérification rapide par simulation ? Je rédige des testbenchs auto-vérifiants et des environnements de vérification en Verilog/SystemVerilog conçus pour détecter les bugs, pas seulement pour confirmer que le chemin heureux fonctionne.

Ma méthode de travail :

Les testbenchs comparent automatiquement les résultats attendus, pas quelque chose que vous regardez à l’œil dans un visualiseur de formes d’onde. Pour les modules arithmétiques ou à forte densité de données, je vérifie également avec un modèle de référence indépendant (généralement en Python) pour une confiance réelle que la logique est correcte.

Travaux récents :

noyau CPU vérifié contre un ensemble de tests fonctionnels standard de l’industrie (tous les opcodes, modes d’adressage, interruptions)

accélérateur hardware vérifié contre un modèle de référence en Python, 896/896 opérations correspondantes

modules d’interface/protocoles testés avec boucle de rétroaction et injection d’erreurs délibérée

Je peux partager des dépôts et des résultats avant que vous passiez commande.

Convient pour :

• RTL nécessitant un testbench indépendant
• Tests de couverture / cas limites au-delà des tests de base
• Vérification de cohérence avant synthèse / tapeout
• Projets académiques ou personnels nécessitant une rigueur réelle

Outils : ModelSim/Questa, Verilator, Python, SVA/formal de base (SymbiYosys)

Vous ne savez pas quel package choisir ? Envoyez votre RTL et le comportement prévu, je serai heureux d’évaluer le projet.