Je vais créer des projets DLD et FPGA personnalisés en utilisant Xilinx Vivado

Êtes-vous un étudiant en DLD, VLSI ou FPGA et avez-vous du mal avec votre projet, devoir ou travail en laboratoire ?

Vous êtes au bon endroit.

Je vais créer des projets DLD et FPGA personnalisés spécialement conçus pour les étudiants et débutants. Mon objectif n'est pas seulement de livrer un projet, mais de m'assurer que vous le comprenez clairement et pouvez l'expliquer avec confiance lors de votre oral ou présentation.

J'utilise plusieurs outils standards de l'industrie, mais je garde toujours la conception simple, claire et adaptée aux étudiants, pas des designs industriels complexes.

Outils & Technologies que j'utilise :

• Logisim (pour les concepts de base en conception logique numérique)
• Verilog HDL
• Xilinx Vivado (conception et simulation FPGA)
• Cadence Logic tools (pour la conception VLSI / au niveau logique)
• Vérification IP avec pyUVM (vérification simple et adaptée aux débutants)

Ce que vous obtiendrez :

• Projet DLD ou FPGA personnalisé selon vos besoins
• Code Verilog propre et facile à comprendre
• Résultats et sorties de simulation
• Implémentation avec Vivado / Logisim / Cadence (selon le besoin)
• Explication simple (pour oral & présentation)
• Vérification IP de niveau débutant avec pyUVM (si nécessaire)

Même si vous êtes un débutant complet, pas de souci, je vous guiderai étape par étape pour que vous puissiez apprendre et présenter votre projet avec confiance.