Je vais concevoir un ASIC, vérifier RTL et réaliser la conception physique
Ingénieur en conception RTL FPGA Verilog SystemVerilog UVM RISC V
À propos de ce service
Vous recherchez un support professionnel en conception ASIC, vérification RTL ou conception physique ?
Je suis ingénieur en électronique avec une expérience pratique en conception de circuits intégrés numériques, vérification SystemVerilog/UVM et flux de conception RTL vers GDSII.
Mes services incluent :
- Spécifications pour RTL synthétisable en Verilog/SystemVerilog
- Développement, débogage et optimisation RTL
- Testbenchs simples dirigés et auto-vérifiants
- Développement de testbenchs UVM, agents, séquences, drivers, moniteurs et scoreboards
- Assertions SystemVerilog (SVA) et analyse de couverture
- Simulation fonctionnelle et tests de régression
- Synthèse logique, analyse de timing et d’aire
- Conception physique : floorplanning, placement, CTS, routage et rapports d’implémentation
Outils :
Cadence Xcelium, Genus, Innovus, et flux open-source adaptés utilisant Yosys, OpenROAD, Verilator ou Icarus Verilog.
Livrables : fichiers RTL/testbench, scripts, résultats de simulation, rapports de vérification et sorties de conception physique applicables.
Les travaux dépendant d’outils commerciaux et de PDK nécessitent un accès sous licence appropriée.
Veuillez me contacter avec vos spécifications avant de passer commande.
Mon portfolio
FAQ
Traduction automatique
Pouvez-vous développer à la fois des testbenches simples et basés sur UVM ?
Oui. Je peux concevoir des testbenches SystemVerilog dirigés, auto-vérifiants, ainsi que des environnements de vérification structurés avec UVM en fonction de la complexité du design.
Pouvez-vous utiliser des outils Cadence et open-source ?
Oui, la méthode d'implémentation peut faire appel à Cadence Xcelium, Genus, Innovus ou à des alternatives open-source adaptées. Les outils commerciaux nécessitent un accès sous licence valide, et les résultats de conception physique dépendent des fichiers technologiques fournis.

