Je vais concevoir un ASIC, vérifier RTL et réaliser la conception physique

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Ingénieur en conception RTL FPGA Verilog SystemVerilog UVM RISC V

Bonjour ! Je suis Jamshaid Abbas, un ingénieur électrique passionné et minutieux, avec une expérience pratique dans : ✅ Conception et simulation de circuits (Proteus, Multisim, PSpice, MATLAB) ✅ Conce...
À propos de ce service

Vous recherchez un support professionnel en conception ASIC, vérification RTL ou conception physique ?

Je suis ingénieur en électronique avec une expérience pratique en conception de circuits intégrés numériques, vérification SystemVerilog/UVM et flux de conception RTL vers GDSII.

Mes services incluent :

  • Spécifications pour RTL synthétisable en Verilog/SystemVerilog
  • Développement, débogage et optimisation RTL
  • Testbenchs simples dirigés et auto-vérifiants
  • Développement de testbenchs UVM, agents, séquences, drivers, moniteurs et scoreboards
  • Assertions SystemVerilog (SVA) et analyse de couverture
  • Simulation fonctionnelle et tests de régression
  • Synthèse logique, analyse de timing et d’aire
  • Conception physique : floorplanning, placement, CTS, routage et rapports d’implémentation

Outils :

Cadence Xcelium, Genus, Innovus, et flux open-source adaptés utilisant Yosys, OpenROAD, Verilator ou Icarus Verilog.

Livrables : fichiers RTL/testbench, scripts, résultats de simulation, rapports de vérification et sorties de conception physique applicables.

Les travaux dépendant d’outils commerciaux et de PDK nécessitent un accès sous licence appropriée.

Veuillez me contacter avec vos spécifications avant de passer commande.

Plateforme:

FPGA

Capteurs:

Température

•

Accéléromètre

•

Ultrasonique

•

Microphone

•

Eau

Expertise:

Développement de micrologiciel

•

RTOS

•

Débogage

Mon portfolio

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