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Je vais écrire et déboguer du code Verilog et SystemVerilog
Je suis un ingénieur en vérification RTL expérimenté, avec une forte expertise en débogage, tests de régression et création de cas de test. Mon domaine de compétence est la vérification de conceptions...
À propos de ce service
Je suis ingénieur en vérification de conception avec une expérience en Verilog et SystemVerilog. Je peux vous aider avec le codage RTL, le débogage Verilog/SystemVerilog, le développement de testbench, la simulation et la vérification fonctionnelle de base.
Je peux rédiger un code RTL propre et synthétisable en fonction de vos besoins, et aider à identifier et corriger les problèmes de codage ou de simulation. Je peux également développer des environnements de vérification de base et des assertions SystemVerilog pour vérifier le comportement du RTL.
Je peux travailler sur des modules de conception numérique, des designs RTL de base, des problèmes de simulation, du débogage et des tâches de vérification. Je commencerai par comprendre vos besoins, puis je fournirai une solution claire et fiable.
Avant de passer commande, veuillez partager vos exigences de projet, spécifications, code RTL/testbench existant, fonctionnalités attendues, entrées, sorties, détails du clock/reset, et tout message d’erreur. Cela m’aidera à bien comprendre votre projet et à livrer la solution requise.
Je privilégie un code propre, la précision, une communication claire et une livraison dans les délais. Le code source sera fourni selon le package choisi.
Plateforme:
FPGA
Expertise:
Débogage
•
Optimisation de SoC
•
test
•
Développement web
FAQ
Traduction automatique
Pouvez-vous écrire et déboguer du code Verilog et SystemVerilog ?
Oui, je peux écrire et déboguer du code Verilog et SystemVerilog en fonction de vos besoins. Je peux vous aider avec le codage RTL, le développement de testbench, les problèmes de simulation, la vérification de base et le débogage. Merci de partager vos exigences et votre code existant pour commencer.
Pouvez-vous aider avec la vérification et la simulation RTL ?
Oui, je peux aider avec la vérification RTL de base, la simulation, le débogage, le développement de testbench et les assertions SystemVerilog.
Fournissez-vous le code source après avoir terminé le travail ?
Oui, le code source sera fourni selon le package choisi. Je fournirai un code Verilog ou SystemVerilog propre et organisé.
Pouvez-vous corriger des erreurs de simulation ou de codage ?
Oui, je peux aider à identifier et corriger les erreurs de codage Verilog/SystemVerilog, les problèmes de simulation et les problèmes RTL de base.
Pouvez-vous développer un testbench de base ?
Oui, je peux développer des testbenchs Verilog/SystemVerilog de base pour la simulation et la vérification fonctionnelle.
