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Je vais déboguer votre code systemverilog verilog avec des explications claires
Systèmes embarqués, System Verilog, VHDL
Je travaille dans la conception et la vérification numériques, où j’utilise quotidiennement SystemVerilog et UVM. J’ai conçu et vérifié plusieurs projets utilisant SystemVerilog et UVM, ainsi que plus...
À propos de ce service
Je suis ingénieur en vérification numérique, travaillant directement avec SystemVerilog et UVM. J'ai personnellement conçu et vérifié un module FIFO en SystemVerilog, ainsi que plusieurs projets de systèmes embarqués basés sur Arduino.
Si votre code SystemVerilog/Verilog comporte un bug, ne synthétise pas correctement, ou si votre banc de test ne se comporte pas comme prévu, je trouverai le problème, le corrigerai, et vous enverrai une explication écrite claire de ce qui n’allait pas et pourquoi, afin que vous compreniez réellement la correction, pas seulement la recevoir.
Ce que je peux aider à faire :
Erreurs de syntaxe et de logique en Verilog/SystemVerilog
Débogage de banc de test
Problèmes de FSM et de chemin de données
Clarification des concepts liés à votre code
Note : Je fournis du débogage et des explications, pas une rédaction complète de devoirs, pour que le travail reste vraiment le vôtre.
Envoyez votre code et la description de l’erreur ou du problème, et je commencerai.
Plateforme:
FPGA
Expertise:
Débogage
•
Optimisation de SoC
•
test
