Je concevrai des projets FPGA en utilisant Verilog VHDL, Xilinx Vivado, Python pour l'analyse de données
CONCEPTEUR PCB SENIOR, systèmes embarqués, développement IoT
À propos de ce service
J’aide les chercheurs et les ingénieurs à concrétiser leurs idées de conception numérique en utilisant Verilog, VHDL, Xilinx Vivado et Python. Que vous ayez besoin d’une logique RTL personnalisée, d’intégration d’IP ou de scripts Python pour analyser et nettoyer vos données de sortie matérielle, je suis là pour vous aider.
Compétences principales
- Conception et intégration de systèmes basés sur FPGA et SoC
- Développement FPGA avec Verilog, VHDL, SystemVerilog et Chisel
- Coding RTL, simulation fonctionnelle et synthèse
- Conception et intégration d’IP personnalisées (Vivado)
- Processeurs à cycle unique, multi-cycle et pipelinés
- Conception de FSM, compteurs, ALU, contrôleurs et processeurs
- Prototypage FPGA, cartographie matérielle et vérification
- Développement FPGA embarqué
- Création de bancs de test et environnements de vérification
Compétences en processeur et architecture
- Conversion C/C++ en assembleur (et inversement)
- Expérience avec MIPS, RISC-V, x86
Expérience pratique avec :
- Zynq Ultrascale+ MPSoC
- Zynq-7000 Series
- Spartan-3
Plateforme:
FPGA
Capteurs:
Camera
Expertise:
Optimisation de SoC
Mon portfolio
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FAQ
Traduction automatique
Avec quelles cartes FPGA travaillez-vous ?
Je me concentre principalement sur les puces Xilinx/AMD (Artix-7, Kintex-7, Zynq, UltraScale+) dans Vivado, mais la logique HDL sous-jacente fonctionne sur la plupart des cartes standard.
Pourquoi utiliser Python avec le développement FPGA ?
Python facilite énormément les tests matériels ! Il est idéal pour générer des vecteurs de test, lire les fichiers de sortie bruts de votre carte ou simulateur, et tracer les données pour voir si votre matériel fonctionne comme prévu.
De quoi avez-vous besoin de ma part pour commencer ?
Une brève note expliquant vos objectifs, le modèle de votre puce/carte cible, votre langage préféré (Verilog ou VHDL), et tout diagramme ou spécification que vous avez prêt.
Pouvez-vous aider à corriger des bugs matériels ou du code existant qui ne fonctionne pas ?
Absolument ! Envoyez-moi vos fichiers de projet actuels, diagrammes ou logs d’erreur de Vivado. Je peux vous aider à déboguer des erreurs de timing, des problèmes de syntaxe ou des bugs logiques pour que votre conception compile sans souci.
Fournirez-vous tous les fichiers du projet à la fin ?
Oui, vous recevrez le code source complet (.v ou .vhd), les fichiers de contraintes (.xdc), les archives du projet Vivado, et tous les scripts Python pour l’analyse de données ou les tests.
