Je vérifierai votre IP numérique en utilisant SystemVerilog et UVM

Êtes-vous à la recherche d’un ingénieur vérification numérique expérimenté pour développer un banc d’essai robuste, évolutif et réutilisable UVM (Universal Verification Methodology) pour votre IP ? Je me spécialise dans la création d’environnements de vérification complets, from scratch, afin d’atteindre une couverture fonctionnelle et de code à 100 %.

Ce que je peux faire pour votre IP :

• Architecture & Planification : examiner vos spécifications de design et élaborer un plan de vérification (vplan) complet.
• Développement de bancs d’essai : construire des bancs UVM complets comprenant overrides de factory, configurations, environnements, agents, drivers, sequencers et monitors.
• Scoreboards & Prévisionnels : mettre en place des scoreboards d’intégrité des données et des modèles comportementaux pour suivre l’exactitude des transactions.
• Assertions (SVA) : écrire des assertions SystemVerilog pour détecter les violations de protocole à la limite de l’interface.
• Vérification dirigée par la couverture (CDV) : concevoir des groupes de couverture fonctionnelle (covergroups) et des cibles de couverture croisée.
• Débogage : analyser les formes d’onde (FSDB/VCD) avec des outils comme Verdi ou Questa pour corriger les bugs RTL et les contraintes.

Protocoles & Interfaces avec lesquels je travaille :

• Protocoles de bus : AMBA (AXI4, AXI-Lite, AHB, APB)
• Interfaces série : UART, SPI, I2C, I3C