Je vais concevoir, déboguer et simuler des projets verilog rtl pour fpga

Je suis étudiant en génie électronique avec trois ans d'expérience préalable en conception logique numérique, Verilog HDL et développement RTL. J'ai travaillé sur des circuits numériques, la conception de FSM, des compteurs, l'implémentation d'ALU et des projets de conception matérielle basés sur la simulation.

Mes domaines d'expertise incluent :

• Conception RTL en utilisant Verilog
• Conception de machine à états finis (FSM)
• Conception de circuits combinatoires et séquentiels
• Compteurs, registres, ALU, multiplexeurs
• Rédaction de testbench et analyse de formes d'onde
• Simulation avec ModelSim et Vivado
• Simulation de circuits numériques dans Proteus et Logisim
• Débogage et optimisation du code Verilog
• Concepts de conception numérique compatibles FPGA

Je m'engage à établir des relations professionnelles solides en fournissant un travail propre, organisé et compréhensible, avec une communication adéquate et une livraison à temps.

Ce que vous recevrez :

• Code source Verilog
• Modules RTL bien commentés
• Testbenchs
• Résultats de simulation et formes d'onde
• Tableaux de vérité (si nécessaire)
• Schéma ou explication logique
• Documentation et commentaires appropriés

Je peux aider avec :

• Projets universitaires
• Devoirs de laboratoire
• Projets RTL personnels
• Systèmes numériques débutants à intermédiaires

Note : Veuillez me contacter avant de passer une commande