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Je vais implémenter des algorithmes dsp en verilog rtl
Ingénieur en conception numérique et chercheur
Ingénieur en électronique axé sur les résultats et architecte VLSI avec un parcours éprouvé en microarchitecture RTL et développement de systèmes automobiles en cycle complet. Combine la recherche ava...
À propos de ce service
Architecte senior en DSP & hardware | 10 ans d'expertise
Les mathématiques sont peu coûteuses en logiciel, mais coûteuses en hardware. Arrêtez de gaspiller des ressources FPGA sur des IP cores gonflés. Je traduis des algorithmes complexes de traitement du signal numérique (DSP) en silicium physique personnalisé et à haute vitesse.
En tant que architecte VLSI de niveau doctorat avec une décennie d'expérience, dont 5 ans dans le développement industriel d'ADAS chez TCS-EISI, je me spécialise dans la traduction de modèles mathématiques avancés en RTL optimisé. Je conçois des pipelines sur mesure adaptés à des contraintes strictes de puissance, performance et surface (PPA) sur FPGA et ASIC.
Domaines de compétence :
- CORDIC avancé : architectures à haute efficacité, y compris les implémentations SAM-CORDIC avec unités de contrôle câblées.
- Filtres complexes : filtres dans l'espace et en fréquence utilisant des approximations bit-sérielles et la somme de trois termes pour la logique Log-Gabor.
- Chemins de données à haute vitesse : unités MAC personnalisées, pipelines FFT et opérations matricielles.
- Traduction : conversion d'algorithmes Python/MATLAB en Verilog/SystemVerilog précis au bit.
Pourquoi me choisir : fiabilité en entreprise basée sur la recherche avancée.
NB : Envoyez-moi votre modèle mathématique avant de commander !
#DSP #Verilog #FPGA #CORDIC #MATLAB
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Mon portfolio
FAQ
Traduction automatique
Allez-vous signer un NDA (accord de non-divulgation) ?
Oui, absolument. Je comprends que les designs architecturaux, les modèles de réseaux neuronaux propriétaires et les algorithmes DSP sont des propriétés intellectuelles très sensibles. Je suis entièrement disposé à signer un NDA avant que vous ne partagiez les détails de votre projet.
De quelles entrées avez-vous besoin de ma part pour commencer une conception ?
Pour obtenir les meilleurs résultats, j'ai besoin d'un modèle mathématique clair (Python, MATLAB ou Simulink), de votre technologie cible ou famille FPGA, et de vos contraintes strictes de PPA (puissance, performance, surface) ou de timing.
Fournissez-vous le banc de test ou seulement le code RTL ?
Je fournis des bancs de test robustes et auto-vérifiants avec tous les packages Standard et Premium. Je ne crois pas livrer du RTL qui n'a pas été rigoureusement vérifié via le débogage par forme d'onde.
Quels outils EDA utilisez-vous pour la synthèse et la conception physique ?
Pour les flux ASIC d'entreprise, j'utilise les outils Cadence standard de l'industrie (Genus pour la synthèse, Innovus pour PnR). Pour les cibles FPGA, je propose des flux complets utilisant Xilinx Vivado et Intel Quartus Prime. Je maîtrise également l'écosystème open-source OpenLane.
Pouvez-vous optimiser mon code RTL existant pour respecter le timing ?
Oui. Si votre conception actuelle ne respecte pas les contraintes de timing ou consomme trop de ressources, je peux réarchitecturer le chemin de données, mettre en œuvre le pipelining ou appliquer des approximations bit-sérielles pour l'optimiser pour votre cible de silicium spécifique.
Quelles technologies de nœuds supportez-vous pour la synthèse ASIC ?
Je me spécialise dans la synthèse et la conception physique pour les bibliothèques technologiques de 90 nm et en dessous, garantissant des netlists de portes prêtes pour la production et réalistes.
