Je concevrai une logique FPGA personnalisée, des algorithmes DSP et du verilog rtl

Oui, absolument. Je comprends que les designs architecturaux, les modèles de réseaux neuronaux propriétaires et les algorithmes DSP sont des propriétés intellectuelles très sensibles. Je suis entièrement disposé à signer un NDA avant que vous ne partagiez les détails de votre projet.

Pour obtenir les meilleurs résultats, j'ai besoin d'un modèle mathématique clair (Python, MATLAB ou Simulink), de votre technologie cible ou famille FPGA, et de vos contraintes strictes de PPA (puissance, performance, surface) ou de timing.

Je fournis des bancs de test robustes et auto-vérifiants avec tous les packages Standard et Premium. Je ne crois pas livrer du RTL qui n'a pas été rigoureusement vérifié via le débogage par forme d'onde.

Pour les flux ASIC d'entreprise, j'utilise les outils Cadence standard de l'industrie (Genus pour la synthèse, Innovus pour PnR). Pour les cibles FPGA, je propose des flux complets utilisant Xilinx Vivado et Intel Quartus Prime. Je maîtrise également l'écosystème open-source OpenLane.

Oui. Si votre conception actuelle ne respecte pas les contraintes de timing ou consomme trop de ressources, je peux réarchitecturer le chemin de données, mettre en œuvre le pipelining ou appliquer des approximations bit-sérielles pour l'optimiser pour votre cible de silicium spécifique.

Je me spécialise dans la synthèse et la conception physique pour les bibliothèques technologiques de 90 nm et en dessous, garantissant des netlists de portes prêtes pour la production et réalistes.