Je concevrai du verilog rtl pour des projets fpga, asic et vlsi

Vous avez besoin d’un RTL Verilog/SystemVerilog synthétisable pour un projet FPGA ou ASIC ?

Je suis chercheur en doctorat en architecture VLSI avec 5 ans d’expérience dans l’industrie, notamment dans le développement de matériel ADAS critique pour la sécurité chez TCS. Je transforme les spécifications et algorithmes en RTL propre, modulaire, prêt pour la production, optimisé pour la synthèse, le timing et la surface.

Tous les RTL sont écrits de zéro et livrés avec une documentation claire, un support de vérification et des pratiques de codage modulaires.

️ Projets courants & interfaces :

• Protocoles : UART, SPI, I2C, I2S
• Interconnexions : interfaces AXI4, AHB
• Logique de contrôle : FSM personnalisés
• DSP : filtres (Gabor, FIR), traitement du signal
• Intelligence artificielle matérielle : accélérateurs de réseaux neuronaux, CORDIC

️ Compétences principales :

• Conception RTL : Verilog & SystemVerilog
• FPGA : Xilinx Vivado (Zynq/Artix), Intel Quartus
• Flux ASIC : RTL synthétisable visant une conception stricte en timing
• Vérification : bancs de test auto-vérifiants & débogage de formes d’onde (ModelSim/XSim)

Livrables :

• Code source synthétisable
• Banc de test & résultats de simulation
• Documentation de microarchitecture

Contactez-moi avant de commander pour discuter des spécifications et des appareils cibles !