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Je vais développer et vérifier des conceptions rtl en utilisant verilog, systemverilog et uvm

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Osama

Pakistan

Je parle Ourdou, Pachto, Anglais
Ingénieur en conception FPGA et RTL avec une expérience pratique dans les Xilinx Zynq RFSoCs, la conception de processeurs RISC-V et la vérification SystemVerilog. J'ai créé des processeurs multicycle...
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À propos de ce service

Vous cherchez un ingénieur fiable pour concevoir, vérifier ou déboguer vos projets RTL et FPGA ? Vous êtes au bon endroit.

Je me spécialise dans la conception RTL et la vérification fonctionnelle en utilisant SystemVerilog et UVM. Fort d’une expérience pratique dans l’industrie et la recherche académique, je fournis un travail de qualité production, pas seulement du code qui simule.

Ce que je peux faire pour vous :

  • Rédiger et vérifier des conceptions RTL en Verilog / SystemVerilog
  • Construire des bancs d’essai UVM en couches (driver, monitor, scoreboard, coverage)
  • Vérifier les interfaces SPI, UART, AXI, Wishbone
  • Implémentation FPGA sur Xilinx Vivado / Quartus
  • Analyse de timing, synthèse et débogage
  • Simulation avec QuestaSim ou Cadence Xcelium

J’ai conçu des processeurs RISC-V multicycle et pipelinés, vérifié des cœurs SPI avec des environnements UVM complets, et travaillé avec des RFSoCs Xilinx Zynq dans des systèmes RF professionnels. Je suis actuellement chercheur affilié à l’Université GIST en Corée du Sud.

Communication claire, livraison à temps et code proprement documenté à chaque fois. Contactez-moi avant de commander pour que nous puissions discuter de vos besoins précis.

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develop and verify rtl designs using verilog, systemverilog and uvm
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