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Je concevrai et déboguerai verilog ou vhdl rtl avec testbench
Ingénieur RTL FPGA Verilog VHDL Testbench Débogage C Cpp Python
Je suis diplômé d’un Master en Circuits Intégrés et Systèmes avec une expérience pratique en conception FPGA et numérique. Je travaille avec Verilog, VHDL, C, C++ et Python pour construire et déboguer...
À propos de ce service
Je peux concevoir, déboguer et vérifier des modules RTL avec un code propre et synthétisable. Que vous ayez besoin d’aide pour corriger des erreurs de simulation ou pour construire un module à partir de zéro, je peux vous accompagner.
Les services incluent :
Conception RTL en Verilog ou VHDL
FSM, compteurs, UART, SPI de base
Création de testbench
Débogage de simulation
Vérification de waveform
Optimisation du code
Je suis diplômé d’un Master en Circuits Intégrés et Systèmes avec une expérience pratique en conception numérique.
Veuillez m’envoyer un message avant de passer commande pour discuter clairement de vos besoins.
Plateforme:
FPGA
