Je réaliserai la conception et la vérification RTL avec Verilog, SystemVerilog

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Poorna

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Je suis un ingénieur VLSI freelance avec une expérience en conception numérique, codage RTL et vérification fonctionnelle pour des projets ASIC et FPGA. Je me spécialise dans le développement complet ...
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À propos de ce service

Travaillez-vous sur un projet ASIC ou FPGA et avez-vous besoin d'aide pour la conception ou la vérification RTL ?

Vous êtes au bon endroit !


Je propose une conception RTL professionnelle et le développement de bancs de test en utilisant Verilog/SystemVerilog pour des modules matériels allant du simple au avancé. Que vous soyez étudiant, chercheur ou ingénieur, je peux vous aider à simuler, vérifier et préparer votre conception.


Conception RTL de base et banc de test

  • Module RTL simple (logique à un niveau)
  • Structure de banc de test de base
  • Stimulus d'entrée et surveillance
  • Sortie de forme d'onde
  • Verilog/SystemVerilog
  • Jusqu'à 1 module


Standard et Premium

Conception RTL multi-niveaux et banc de test

  • Conception hiérarchique/multi-niveaux
  • Structure complète de banc de test
  • Stimulus d'entrée/sortie et vérifications
  • Génération et observation de formes d'onde
  • Structure de conception avec code propre et modularité
    • <li assertions de base incluses
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do rtl design and verification using verilog, systemverilog
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