Je concevrai un rtl synthétisable et un banc de test uvm SystemVerilog

Je suis ingénieur en conception numérique et vérification avec plus de 3 ans d'expérience pratique en ASIC et FPGA. La majeure partie de mon travail consiste en SystemVerilog, et j'utilise Python et C++ pour les modèles de référence, scripts et outils de vérification.

Voici ce que je peux vous aider à réaliser :

- Conception RTL en SystemVerilog et tests auto-vérifiants

- Vérification des interfaces bus, notamment AXI4

- Vérification de processeurs et RISC-V à l'aide de suites de tests open-source

- Conception RTL et nettoyage, y compris correction de lint

- Modèles Python pour vérifier le comportement avant de passer à l'RTL

- Flows Makefile et listes de fichiers pour la simulation

Outils : Synopsys VCS, Cadence Xcelium, Xilinx Vivado et MATLAB/Simulink lorsque la modélisation est nécessaire.

Ma méthode de travail : envoyez-moi votre spécification et votre RTL avant de commander. Je les lirai et vous dirai ce que je peux réaliser concrètement et combien de temps cela prendra. Les livrables incluent la conception RTL, le banc de test, les scripts d'exécution, la documentation de conception et une courte note sur ce qui a été testé et ce qui ne l'a pas été.