Je concevrai et simulerai votre module verilog rtl avec testbench

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Riddhi

Inde

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Ingénieur en électronique spécialisé en simulation de circuits RTL et conception de PCB

Étudiant en ingénierie électronique (Instrumentation & Contrôles, NSUT) avec une expérience pratique en conception RTL (Verilog : FIFO, FSM), simulation de circuits analogiques (LTspice, QUCS — circui...
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À propos de ce service

Je vous aiderai à concevoir, déboguer ou vérifier des modules logiques numériques de petite à moyenne taille en Verilog, tels que FIFO, FSM, compteurs, ALU et blocs RTL similaires. Je rédigerai un RTL propre, synthétisable, accompagné d’un testbench auto-vérificateur en Icarus Verilog, et partagerai des captures d’écran de formes d’onde (GTKWave) montrant un comportement fonctionnel correct.

Idéal pour : aide aux devoirs, petits projets FPGA, débogage de RTL existant qui ne fonctionne pas comme prévu, ou vérification de votre conception selon une spécification.

Ce que vous recevrez : fichier(s) RTL, testbench, sortie de forme d’onde, et un court rapport expliquant ce qui a été vérifié.

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design and simulate your verilog rtl module with testbench
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