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Je vais écrire du code verilog et simuler des conceptions FPGA dans vivado
Je suis un étudiant en génie électrique ayant acquis des compétences intermédiaires en réalisant des travaux de projet dans mes cours. J'ai de bonnes compétences intermédiaires en conception de circui...
À propos de ce service
Je peux vous fournir des codes Verilog optimisés, propres et bien documentés pour votre conception logique numérique ou votre projet FPGA.
En tant qu'étudiant en génie électrique, j'ai une expérience pratique approfondie en conception logique numérique (DLD) et en projets basés sur FPGA, réalisés sous forme de projets académiques et personnels. Que vous ayez besoin d'une logique combinatoire simple ou d'une machine à états finis (FSM) complexe, je livrerai un code Verilog synthétisable robuste adapté à vos besoins.
Services que je propose :
- Codage Verilog : Rédaction de codes propres, modulaires et optimisés.
- Conception logique numérique : Conception de registres, ALUs, compteurs, modules RAM/ROM.
- Machines à états finis (FSM) : Développement de FSM efficaces selon les exigences du projet.
- Testbench & simulations : Vérification des conceptions via des simulations comportementales et fourniture de testbenchs complets.
- Implémentation FPGA : Préparation des conceptions pour le déploiement sur le matériel cible (y compris la cartographie des contraintes).
Outils & matériel
- Logiciel : Xilinx/AMD Vivado, Modelsim, Logisim
- Environnements matériels : Basys3, séries Nexys et architectures FPGA Xilinx générales
Plateforme:
FPGA
Expertise:
Développement web
FAQ
Traduction automatique
Quels fichiers recevrai-je à la livraison du projet ?
Vous recevrez tous les fichiers source .v nécessaires (y compris les modules de haut niveau, sous-modules et testbenchs). Selon le package choisi, j'inclurai également des captures d'écran de formes d'onde simulées, des diagrammes de temporisation et un rapport de documentation technique PDF détaillé expliquant l'architecture matérielle.
Pouvez-vous optimiser le code pour une carte de développement FPGA spécifique ?
Oui, absolument ! Si vous déployez la conception sur du matériel, veuillez me communiquer votre carte cible spécifique (par exemple, Basys 3, Nexys ou autres architectures Xilinx). Si vous fournissez les exigences de broches ou le fichier de contraintes maître (.xdc), je peux configurer les mappages de ports pour que la conception soit prête pour le ph.
Fournissez-vous des formes d'onde de simulation pour prouver que le code fonctionne ?
Oui. Chaque morceau de code Verilog que j'écris subit une simulation comportementale stricte en utilisant Xilinx Vivado ou ModelSim. Je rédige des testbenchs personnalisés pour vérifier toutes les entrées possibles et les transitions d'état. Je fournirai des captures d'écran haute résolution des formes d'onde de simulation comme preuve visuelle que la logique fonctionne.
De quoi avez-vous besoin de ma part pour commencer ma conception ?
Pour obtenir les meilleurs résultats, veuillez fournir une déclaration claire du problème, un diagramme en blocs (si disponible), des tables de vérité ou des diagrammes d'états pour les machines à états finis (FSM). Si cela concerne un devoir de laboratoire académique ou une disposition de projet spécifique, l'envoi du PDF complet des exigences est la méthode la plus rapide pour commencer.
