Je concevrai et simulerai des processeurs risc v en verilog vhdl

Vous avez du mal avec un devoir ou un projet en Verilog, VHDL ou processeur RISC-V ? Je le concevrai, le simulerai et le documenterai pour vous, propre, fonctionnel et livré rapidement.

Je suis étudiant en génie informatique (GIKI) et je travaille actuellement comme ingénieur en architecture informatique IA, avec une expérience pratique dans la construction de processeurs RISC-V depuis zéro : cycle unique, pipeline à 5 étapes, extensions d'instruction personnalisées (unités CFU/MAC) sur du matériel FPGA réel (Xilinx Vivado, Nexys A7).

Ce que je peux vous aider à faire :

• Modules Verilog / VHDL (ALU, FSM, décodeur, compteur, etc.)
• Conception de processeurs RISC-V (cycle unique, pipeline, ISA personnalisé)
• Testbenchs + formes d'onde de simulation (Vivado, Verilator)
• Devoirs de laboratoire universitaires & support FYP/projet de fin d'études
• Documentation claire pour que vous compreniez votre propre code

Pourquoi travailler avec moi :

• Livraison rapide (2 jours pour le package Basic)
• Expérience réelle sur FPGA + industrie, pas seulement la théorie
• Code propre, bien commenté que vous pouvez expliquer lors de votre soutenance ou démo

Envoyez-moi vos besoins avant de commander pour que je puisse confirmer le périmètre et le délai.