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Je réaliserai des labs, projets en verilog, systemverilog, vhdl, vivado, ise, quartus, modelsim
Expérience en ingénierie logicielle et matérielle informatique
Bonjour à tous, contactez-moi si vous recherchez les compétences suivantes :
--Compétences en logiciel informatique--
- Java et Eclipse
- Python et traitement d'images
- C / C++ / C#
...
À propos de ce service
J’aide les étudiants en faculté et université qui rencontrent des difficultés avec les simulations Verilog / System Verilog / VHDL, les bancs de test ou les projets FPGA synthétisables, les labs ou les devoirs.
Si votre conception présente des erreurs en simulation ou en synthèse, se comporte de manière incorrecte ou ne répond pas aux exigences du laboratoire, je vais déboguer et corriger le problème pour que votre code fonctionne comme prévu.
Ce service est idéal pour :
- Les tâches de laboratoire Verilog / SystemVerilog / VHDL
- Les projets et devoirs
- Les erreurs Vivado / ModelSim / Quartus / FPGA / Blackboard
- Les problèmes de logique, de timing, de synthèse ou de simulation
Ce que je propose :
- Débogage et correction de code Verilog existant
- Réalisation complète de labs et projets semestriels ou réguliers
- Correction des erreurs de simulation et de synthèse
- Soutien pour les bancs de test et la vérification des formes d’onde (si nécessaire)
- Explication claire de ce qui n’allait pas et comment cela a été corrigé
Je peux même vous enseigner la logique numérique, la conception de systèmes numériques, la programmation FPGA et Verilog en ligne.
Plateforme:
FPGA
FAQ
Traduction automatique
Quel type de travail Verilog pouvez-vous aider à réaliser ?
Je peux aider à déboguer et corriger du code Verilog / SystemVerilog existant, y compris les erreurs de simulation, les problèmes de synthèse, les sorties incorrectes et les problèmes au niveau du FPGA en laboratoire.
Rédigez-vous des projets complets à partir de zéro ?
Réponse : Oui, tous types de projets éducatifs ou réguliers peuvent être réalisés de zéro. La conception RTL complète, la simulation, la synthèse et la documentation seront fournies.
Quels outils utilisez-vous ?
Vivado, ISE, ModelSim, Quartus, et d’autres outils standard pour FPGA, selon vos besoins.
Allez-vous expliquer la solution ?
Oui. Nous pouvons également organiser une réunion en ligne si nécessaire.
Pouvez-vous aider avec les tâches et devoirs de laboratoire ?
Oui. Je peux aider pour les exercices en laboratoire, les devoirs et les conceptions RTL. Nous pouvons organiser une réunion en ligne si besoin.
De quoi avez-vous besoin de ma part pour commencer ?
J’aurai besoin des énoncés de projet, des manuels de laboratoire ou de tout autre détail nécessaire pour commencer le travail. Si vous avez déjà du code, je vais avoir besoin de : - Vos fichiers Verilog - Les messages d’erreur ou captures d’écran (si disponibles) - L’outil utilisé (Vivado, ModelSim, etc.) - Une brève description du problème
Quelle est la rapidité de la livraison ?
Cela dépend de la complexité de la tâche. Le délai de livraison pour les tâches urgentes peut varier de 2 heures à quelques jours.
Fournissez-vous des captures d’écran de synthèse FPGA ou de formes d’onde ?
Oui, lorsque cela est nécessaire, je peux fournir des formes d’onde de simulation, des résultats de synthèse ou des captures d’écran dans le cadre de la livraison.
