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Je réaliserai la conception ASIC, le développement RTL, le codage VHDL Verilog et le développement FPGA
Concepteur RTL et vérification ASIC Verilog et SystemVerilog
Je suis spécialisé en conception ASIC, développement RTL, conception logique numérique et vérification matérielle pour des projets de semiconducteurs et d’informatique embarquée. Mes services couvrent...
À propos de ce service
Conception ASIC, développement RTL, conception logique numérique et vérification matérielle expérimentent vos projets de semiconducteurs ou d’informatique embarquée. Je fournis du code Verilog, SystemVerilog et VHDL prêt pour la production, optimisé pour les performances, l’aire et la consommation.
Mon service comprend :
- Développement de code RTL en Verilog, SystemVerilog et VHDL.
- Propriété intellectuelle numérique personnalisée architecture et conception de blocs.
- Optimisation de finite state machine (FSM).
- Prototype FPGA sur AMD Xilinx et Intel Altera.
- Simulation RTL avec ModelSim, Questa et Xcelium.
- Développement d’un environnement de vérification fonctionnelle.
- Création de composants de bancs de test UVM.
- Rédaction d’assertions SystemVerilog (SVA).
- Support de synthèse et génération de netlist.
- Timing closure et résolution des violations setup/hold.
- Intégration de protocoles bus pour AXI4, Avalon et APB.
- Conception de contrôleurs périphériques pour SPI, I2C et UART.
- Implémentation matérielle de blocs DSP.
- Intégration d’interface mémoire pour FIFO et SRAM.
- Conversion de code legacy entre VHDL et Verilog.
Outils EDA pris en charge
- AMD Xilinx Vivado / Intel Quartus Prime
- Siemens ModelSim / Questa Sim
- Synopsys Design Compiler / Cadence Xcelium
Veuillez me contacter avant de passer commande
Type de contrôle:
PLC
•
SCADA
•
Autres
Langage de programmation:
C / C++
•
MATLAB
•
Python
•
Autres
Logiciel:
Matlab
•
Autres
FAQ
Traduction automatique
Quelles entrées faut-il pour démarrer mon projet de conception numérique ?
Veuillez fournir vos spécifications architecturales, schémas blocs, exigences de timing ou descriptions fonctionnelles. Pour le prototypage FPGA, indiquez la carte cible ou le numéro de partie FPGA.
Écrivez-vous du code propre et prêt à la synthèse ?
Oui. Tout le code RTL en Verilog, VHDL ou SystemVerilog suit les directives de l’industrie et est entièrement optimisé pour l’aire, la puissance et le timing closure.
Quels outils EDA et IDE prenez-vous en charge ?
Je prends en charge AMD Xilinx Vivado, Intel Quartus Prime, Siemens ModelSim/Questa Sim, Synopsys Design Compiler et Cadence Xcelium.
Pouvez-vous construire un environnement de vérification pour mon RTL existant ?
Oui. Je développe des environnements de vérification fonctionnelle robustes utilisant des SystemVerilog Assertions (SVA) et des bancs UVM ou à auto-contrôle.
Aidez-vous à résoudre les violations de timing setup et hold ?
Oui. Je propose un support de synthèse et des services de timing closure pour corriger les goulots d’étranglement des routages, établir des contraintes appropriées et assurer que votre conception fonctionne à des fréquences cibles.
Pouvez-vous convertir du code de VHDL vers Verilog ou inversement ?
Oui. Je peux porter des architectures de base de code existant entre VHDL, Verilog et SystemVerilog tout en préservant l’exactitude fonctionnelle.
