Je vais déboguer votre conception FPGA, corriger les problèmes de timing et de build Vivado

Si votre conception FPGA est bloquée, je peux identifier le problème et le corriger. Cas courants : un timing qui ne se ferme pas, une transaction AXI qui bloque, une conception qui fonctionne en simulation mais pas sur le matériel, ou des corruptions de données intermittentes.

Je travaille sur les violations de timing et la clôture du timing (contraintes, floorplanning, pipelining), bugs AXI/DDR/DMA et data-path, problèmes d’horloge et de reset, crossing de domaine d’horloge, erreurs de build et d’implémentation Vivado, ainsi que l’optimisation de la latence ou du débit.

Envoyez-moi votre projet, ou simplement les fichiers pertinents, avec une description claire du symptôme. Sur Basic, je diagnostique le problème et vous indique précisément ce qui ne va pas et comment le corriger. Sur Standard et Premium, je le corrige et vérifie la correction.

Je possède 7 ans d’expérience dans le débogage de systèmes FPGA haute vitesse en production, y compris PCIe, Ethernet 100/400G, DDR et RFSoC. Envoyez-moi le symptôme avant de commander pour que je puisse vous orienter vers le bon niveau.