Je rédigerai du verilog ou du systemverilog rtl avec testbench et simulation

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Joel James
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À propos de ce service

Traduction automatique

Vous cherchez du Verilog ou SystemVerilog fonctionnel sans le casse-tête du débogage ? Je rédige un RTL propre, synthétisable et je le vérifie avec un banc de test auto-contrôlé avant livraison.


Ce que vous obtenez :

- Module(s) RTL selon votre spécification : FSM, compteurs, registres à décalage, FIFO, contrôleurs UART / SPI / I2C, ALUs, pipelines simples

- Un banc de test auto-contrôlé qui indique PASS ou FAIL

- Des formes d’onde de simulation (.vcd) que vous pouvez ouvrir dans GTKWave

- Un code commenté et un court README avec la liste des ports et les notes de timing


La simulation est réalisée avec Icarus Verilog et GTKWave. Indiquez-moi votre FPGA cible ou votre flux de travail, et j’écrirai le code en conséquence. Je préciserai aussi ce que j’ai vérifié en simulation et ce que je n’ai pas testé sur le matériel.


Je peux également déboguer du code existant, corriger des incohérences en simulation ou transformer une spécification ou un schéma en RTL. Veuillez inclure la spécification, les signaux d’interface et toute exigence de timing lors de votre message.


Je conçois et explique des projets pour l’apprentissage ou des projets réels. Je ne réalise pas d’examens notés.



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Joel James

Python, Embedded C and Verilog developer for hire

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  • DeInde
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    Anglais
Hi, I'm Joel — an Electronics & CS engineering student with hands-on experience in Python automation, embedded systems, and FPGA/Verilog design. I've built web scrapers, data processing scripts, Arduino and ESP32 IoT projects, and Verilog modules for real hardware targets. I know what it's like to be a student working on tight deadlines — so I keep my communication clear and my deliverables clean. Whether you need a Python script that saves you hours, an embedded project done right, or Verilog code that actually synthesizes — I've got you covered. Let's build something.

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