Je concevrai, simulerai et déboguerai des systèmes FPGA en verilog et vhdl

Bonjour, je suis Rana, étudiante en génie électrique spécialisée en systèmes embarqués et conception numérique, avec une expérience pratique en Verilog, VHDL et conception logique numérique basée sur FPGA.

**JE PROPOSE :**

- Codage Verilog & VHDL / conception RTL

- Conception et simulation de logique numérique (circuits combinatoires et séquentiels)

- Conception de machine à états finis (FSM)

- Développement de bancs de test et vérification par simulation

- Vérification avancée avec cocotb et pyuvm (UVM basé sur Python)

- Débogage et optimisation du code Verilog/VHDL existant

**COMMENT JE TRAVAILLE :**

Je commence par comprendre vos besoins, puis j’écris un code propre, commenté et prêt pour la synthèse. Chaque module est simulé et vérifié avec un banc de test approprié avant livraison, pour que vous receviez un design fonctionnel et testé, pas seulement le code source.

**OUTILS QUE J’UTILISE :**

ModelSim, GTKWave, Icarus Verilog, Xilinx Vivado, Intel Quartus, cocotb, pyuvm

**CE QUE VOUS RECEVEZ :**

- Code source

- Banc de test

- Résultats de simulation / formes d’onde

- Documentation

**POURQUOI ME CHOISIR :**

- Communication claire et réponses rapides

- Code propre, bien structuré avec commentaires

- Méthodes de vérification modernes (cocotb/pyuvm) en complément des bancs de test traditionnels

- Devoirs, cours et projets professionnels