Je vais déboguer, corriger et vérifier votre conception RTL FPGA en verilog, vhdl ou systemverilog

Votre conception FPGA en Verilog, VHDL ou SystemVerilog échoue-t-elle en simulation ou sur le matériel ? Laissez-moi la déboguer, la corriger et la vérifier.

Je suis ingénieur en conception hardware avec plus de 4 ans d’expérience dans l’industrie, spécialisé en conception RTL, vérification FPGA et débogage numérique. J’ai livré des designs testés chez SWARM (défense, RF), ERAYS Technologies et l’Institut National de l’Électronique.

Je vais :

Déboguer et corriger le code Verilog, VHDL, SystemVerilog existant

Identifier les violations de timing, les incohérences en simulation et les erreurs de synthèse

Écrire des bancs de test SystemVerilog et UVM

Vérifier sur ModelSim, QuestaSim, Vivado XSim, Icarus

Implémenter et mettre en service sur Vivado, Quartus, Xilinx ISE, Vitis HLS

Résoudre les problèmes d’intégration AXI, I2C, SPI, UART et Zynq SoC

Améliorer la clôture du timing, la consommation d’énergie et l’occupation de surface

Fournir un RTL synthétisable avec des rapports clairs

Matériel testé : Nexys A7, Basys 3, Zybo, ZedBoard, ZC706, DE10-Lite.

Outils : Vivado, Quartus, ModelSim, QuestaSim, Vitis HLS, ChipScope, ILA, TCL, Git, PetaLinux.

Ce que vous obtenez :

Bitstream fonctionnel ou RTL corrigé

Changements documentés et rapport de correction

Consultation pré-commande gratuite

Veuillez m’envoyer un message avant de commander avec votre code ou votre problème.