Je vais faire du codage verilog système pour fpga et asic

Salut! Merci d'avoir visité mon service.

Je traduirai vos spécifications de conception en RTL en utilisant HDL Verilog/System Verilog pour programmer des FPGA ou concevoir des ASIC . Je peux vérifier la fonctionnalité de votre code Verilog, le déboguer et effectuer une analyse de couverture, notamment :

• Code (bloc, expression, bascule)
• FSM
• Fonctionnel

Je peux concevoir le projet avec différents protocoles (par exemple SPI) et peut concevoir à n'importe quel niveau, par exemple ALU, additionneurs, multiplicateurs, algorithmes, etc. Mes services incluent :

• Schéma de bloc
• Conception RTL
• Verilog HDL/Système Verilog
• Banc d'essai
• Simulation
• Vérification
• FPGA
• Synthèse logique
• Conception physique, y compris la mise en page
• Analyse de la couverture
• SVA (Assertions système Verilog)
• Vérification de la netlist

Outils que j'utilise :

• Xilinx Vivado
• Xilinx ISE
• Incisif/Xcelium/VCS
• Modèlesim
• Genre
• Innovus
• Virtuose
• Voie ouverte
• Iverilog

Remarque : Vous êtes priés de me contacter avant de passer la commande si votre projet est complexe, afin que nous puissions nous mettre d'accord et verrouiller les spécifications de conception avant de passer la commande.