Je vais corriger, déboguer ou écrire du code verilog et systemverilog

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Conception RTL, codage et débogage FPGA Vivado

Salut ! Je suis ingénieur en conception RTL avec plus de 2 ans d'expérience en Verilog, SystemVerilog, SVA et développement FPGA avec Vivado. Je me spécialise dans l'écriture de RTL propre et optimisé...
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À propos de ce service

Je vais concevoir et déboguer une logique RTL propre et synthétisable en utilisant Verilog ou SystemVerilog, adaptée pour des cibles ASIC et FPGA.


Je conçois et débogue du code Verilog/SystemVerilog optimisé pour les FPGA Xilinx (Vivado) et les cibles ASIC. Que vous soyez bloqué sur un projet universitaire ou que vous prototypiez du matériel pour votre startup, je fournis un code modulaire, documenté, que vous pouvez réellement comprendre et modifier.

Parfait pour :

  • Projets de fin d’études nécessitant des démonstrations matérielles fonctionnelles
  • Prototypes de recherche nécessitant une synthèse fiable
  • Débogage de code legacy qui échoue à la clôture du timing
  • Apprendre le RTL avec des exemples propres et commentés

Ce que vous obtenez :

Verilog/SystemVerilog synthétisable et sans erreurs de lint (sans verrouillage fournisseur)

Testbench auto-vérifiant avec fichiers waveform (VCD)

Livraison : code source + résultats de simulation + documentation

Mon processus :

  1. Revue : vous partagez vos exigences ou votre diagramme bloc
  2. Code : RTL modulaire avec interfaces claires
  3. Vérification : Testbench passe tous les cas limites
  4. Livraison : code + documentation + support d’intégration

Avant de commander : envoyez-moi votre diagramme bloc ou vos exigences par message.

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fix, debug, or write verilog and systemverilog code
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Plateforme:

FPGA

Expertise:

Optimisation de SoC

•

test

•

Développement web

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