Je vais développer un testbench systemverilog uvm pour votre conception rtl

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Ingénieur en vérification de conception

Je suis un ingénieur en vérification de conception avec une vaste expérience dans la vérification au niveau SoC et IP en utilisant SystemVerilog et UVM. Je me spécialise dans les protocoles AMBA, la c...
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À propos de ce service

Je vous aiderai à vérifier votre conception RTL en Verilog/SystemVerilog à l’aide d’un testbench SystemVerilog UVM structuré.

Je peux développer ou améliorer les environnements de vérification pour les IPs et modules en utilisant des composants UVM réutilisables tels que :

  • Séquences et classes de transactions
  • Drivers, moniteurs et agents
  • Tableaux de scores et modèles de référence
  • Cas de test contraints-aléatoires et dirigés
  • Assertions SystemVerilog (SVA)
  • Couverture fonctionnelle et rapports de couverture
  • Soutien au débogage pour les échecs de simulation et les incompatibilités

Je peux prendre en charge les protocoles courants tels que AXI, AXI-Lite, APB, AHB, AXI-Stream, I2C et les interfaces RTL personnalisées.

Veuillez partager vos fichiers RTL, détails des interfaces/protocoles, comportement attendu, préférence pour le simulateur/outils, ainsi que tout code de testbench existant avant de passer commande. Pour des IPs complexes, des designs multi-interface ou la vérification au niveau SoC, veuillez me contacter d’abord pour une offre personnalisée.

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develop a systemverilog uvm testbench for your rtl design
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Plateforme:

FPGA

Expertise:

Optimisation de SoC

•

Microcontrôleurs

•

Robotique

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